The full error message is:
完整的错误信息是:
ERROR:HDLCompiler:377 - "C:/Users/einar/Documents/Xilinx/ISE/Projects/EDA385/scale_clock_tb.vhd" Line 17: Entity port d does not match with type unsigned of component port
ERROR:
阅读背景：
当我试着模拟这个VHDL时，为什么我要得到“实体端口d不匹配未签名的组件端口解析”?
来源：互联网
分享到：
