【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL)

实验7 有限状态机

目的：练习使用有限状态机。

Part I

实现一个FSM用于识别2中指定的输入序列：4个1或4个0。输入信号为w，输出为z。当连续4个时钟w=1或0时，z=1；否则，z=0.序列允许重合，比如连续5个时钟w=1，在第4,5个时钟z=1。图1描述了w和z的关系。 实现一个FSM用于