一、分析
由于是异步FIFO的设计，读写时钟不一样，在产生读空信号和写满信号时，会涉及到跨时钟域的问题，如何解决？由于是异步FIFO的设计，读写时钟不一样，在产生读空信号和写满信号时，会涉及
阅读背景：
异步fifo的Verilog实现
来源：互联网
分享到：
