浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被搞的非常烦恼，虽然看了一些书，比如对组合逻辑用阻塞赋值，时序用非阻塞赋值，延时不能被综合等等，但是没有一本能完全将清楚所有的问题！今天无意中看到这篇文章，看来对于是否可综合依然是要靠经验判断！希望有一天能对常用的综合问题有个细致的了解！ 最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被