Verilog语言缩写规范

1. 缩写目的

信号(或变量或者常量，以下统一为信号)缩写有利于减少代码长度，减少书写错误，使代码更简洁美观，但是不规范的缩写则会导致易读性降低，因此需要对Verilog语言中缩写进行规范，以提高代码的质量。本文主要针对Verilog中的信号缩写进行规范化，讲述了一些主要的缩写方法和特殊用例，其它语言比如C/C++/Java等亦可以参考本文的缩写方式。信号(或变量或者常量，以下统一为信号)缩写