casex内部有无顺序_“？”在veilog表示高阻态_modelsim启动仿真之后再修改源文件不再需要重新编译仿真啦_Mr_liu_666的博客

关于casex内部有无顺序，有顺序，顺序选择第一个写的的：

测试源码：

`timescale 10ns/10ns
module casex0;


reg A = 1'b0;
reg B = 1'b0;
integer i = 1'b0;
reg [4:0]ADDR = 5'b0x000;
always
begin
	for(i = 0;i < 3;i = i+1)
		begin
			casex(ADDR) 
				5'b00??? : A = 1'b1;
				5'b01??? : B = 1'b1;
				5'b10?00 , 5'b11?00 : 
					begin
						A = 1'b1;
						B = 1'b1;
					end
			endcase
			
			$display("ADDR = %b	A = %b	B = %b /n/n",ADDR,A,B);
			
			A = 1'b0;
			B = 1'b0;
			if(i == 0) ADDR = 5'b01xxx;
			else
				if(i == 1)ADDR = 5'b10xxx;
				else ADDR = 5'b11xxx;
			 
			
		end 
end
endmodule`tim