Verilog中条件编译命令 `ifdef、`else、`endif 用法之1

一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容