- 在C语言或者其他编程语言中for语句往往用作循环语句，但是在硬件电路Verilog中一般不在可综合代码中使用，因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。在C语言或者其他编程语言中for语句往往用作循环语句，但是在硬件电路Ve
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Verilog中对于for语句的使用_新手开车123的博客_verilog中for循环的用法
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