前言
在经典的硬件设计中，众多设备可以用分时复用的方案共享同一组数据总线，这大大简化了设备间的通信接口设计，同时还能很容易的实现设备间一对多或者多对一的通信。在FPGA的HDL程序设计中，有时我们也希望能够应用数据总线方案以降低设计难度并充分利用这一方案的便利性。 在经典的硬件设计中，众多设备可以用分时复用的方案共享同一组数据总线，这大大
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SystemVerilog中结合interface实现输出数据总线的功能(1)
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