在使用Verilog进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅执行一次的情况，特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“；”导致的。因为Verilog源自C语言，根据其语言特性，“；”在Verilog中本身是一条单独的空语句，只是岂不进行任何具体操作而已，但是这样的特点造成了“；”可以出现在设计的很多地方，顺利的通过编译甚至仿真，引起不容易察觉的错误。本文将针对这种情况探讨其中原因，并以示例说明。在使用Verilog进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅
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RTL基本知识：缺少“；”引起的问题
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