在Verilog中，parameter既不属于变量范畴也不属于线网范畴，经常用来定义一个标志符代表一个常量，所以参数的值在仿真运行的过程中不能进行修改。但是通过使用参数，可以提高程序的可读性、可复用性和可维护性。目前常用的参数主要分为两大类：module参数（parameter和localparam）和specify参数（specparam）。 在Verilog中，parameter既不属于变量范畴也不属于线网范畴，经常用来定义
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RTL基本知识：参数三姐妹-parameter-localparam-specparam_weixin_30408739的博客
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