前言
触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一
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FPGA中亚稳态相关问题及跨时钟域处理_weixin_30239339的博客
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