一设计功能
实现FPGA开发板能够收到PC发送的一字节数据，共8比特。串口接收一个是波特率，还有就是接收引脚的下降沿检测，最后就是数据接收的时序逻辑。在开始时，接收引脚是空闲状态，当接收引脚下降沿到来时，先来一个起始位，然后是八位的数据位，每到一个波特率时钟传输一个数据位，接收完八位数据后，八位数据位后就是停止位。接收引脚进入空闲态即高电平。要想稳定得接收数据，得有控制信号，如开始信号，接收完成信号等，这是方便模块的调用。实现FPGA开发板能够收到PC发送的一字节数据，共8比特。串口接收一个是波特率，
