Verilog HDL
Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言，语法较自由。VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog HDL烦琐一些，但Veri log HDL自由的语法也容易让少数初学者出错。国外电子专业很多会在本科阶段教授VHDL，在研究生阶段教授Verilog HDL。它们的共同特点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性好，设计不因芯片的工艺与结构的变化而变化，更利于向ASIC的移植。Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于其模拟、仿真器产品的广泛使用，VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中，VerilogHDL语言于1990年被推向公众领域。OpenVerilogInternational(OVI)是促进Verilog HDLVerilog HDL是在C语言的基础上发展起来的一种硬件描述语言，
